可編程的系統(tǒng)集成
· 多達(dá) 5.5M 系統(tǒng)邏輯單元，采用 20nm 工藝，和第 2 代 3D IC
· 集成式 100G 以太網(wǎng) MAC 和 150G Interlaken 內(nèi)核
系統(tǒng)性能提升
· 高利用率使速度提升兩個等級
· 30G 收發(fā)器: 用于芯片對芯片、芯片對光纖的 28G 背板
· 功耗減半的 16G 背板收發(fā)器
· 2400Mb/s DDR4 可穩(wěn)定工作在不同 PVT 條件下
BOM 成本降低
· 成本降低達(dá) 50% – 是 Nx100G 系統(tǒng)每端口成本的?
· VCXO 與 fPLL (分頻鎖相環(huán)) 的集成可降低時鐘組件成本
· 中間檔速率等級芯片可支持 2400 Mb/s DDR4
降低總功耗
· 較之上一代，達(dá) 40% 功耗降低
· 通過的類似于 ASIC 的時鐘實(shí)現(xiàn)精細(xì)粒度時鐘門控功能
· 增強(qiáng)型系統(tǒng)邏輯單元封裝減小動態(tài)功耗
加速設(shè)計(jì)生產(chǎn)力
· 與 Kintex? UltraScale 器件引腳兼容，可擴(kuò)展性高
· 從 20nm 平面到 16nm FinFET 的無縫引腳遷移
· 與 Vivado? Design Suite 協(xié)同優(yōu)化，加快設(shè)計(jì)收斂
